Быстрый поиск

Реферат: Ответы к Экзамену по Микропроцессорным Системам (микроконтроллеры микрокопроцессоры)

Регистр флагов прерываний T1FR фиксируются события, являющиеся источниками прерываний:

Бит 5 - ICF1 флаг прерывания при возникновении захвата.

Бит 4 - OCF1A флаг прерывания при равенстве содержимого счетчика и содержимого регистра сравнения OCR1A.

Бит 3 - OCF1B флаг прерывания при равенстве содержимого счетчика и содержимого регистра сравнения OCR1B.

Бит 2 - TOV1 флаг прерывания при переполнении таймера/счетчика 1.

В регистре управления TCCR1B находятся биты для переключения входа счетчика/таймера 1.

Упр-е входом т/с1. Рег-ы данных TCNT1H и TCNT1L содержат зн-е т/с 1.Если проц-е ядро производит запись в TCNT1H, то данные размещаются в регистре TEMP. Затем, когда процессорное ядро производит запись вTCNT1L данные младшего байта объед-я с байтом данных регистра TEMP и все 16 битов одновременно переписываются в регистр таймера/счетчика TCNT1.Если CPU считывает TCNT1L, то содержимое TCNT1L направляются непосредственно в процессорное ядро, а содержимое TCNT1Н размещается в регистре TEMP. При считывании TCNT1H его содержимое будет изъято из регистра TEMP.

ВХОД ЗАХВАТА. Ф-я захвата заключается в копировании содержимого т/с1 в регистр входа захвата ICR1.

Регистры входа захвата ICR1H и ICR1L образуют 16-битный регистр ICR1, доступный только для чтения.

При нарастающем или падающем фронте сигнала ICP (опр уст-ой бита ICES1) состояние т/с 1 пересылается в регистр входа захвата ICR1. Одновременно устанавливается в состояние 1 флаг захвата входа ICF1 в регистре флагов прерывания TIFR

Для упр-я входом захвата используются биты TCCR1B :

Бит 7 - ICNC1 установка режима подавления шума на входе захвата 1. При установленном в 1 бите ICNC1 импульс, поступивший на вход захвата IC1 подвергается серьезной проверке - состояние входа IC1 опр-ся 4 раза.

Бит 6 - ICES1 выбор фронта срабатывания на входе захвата 1. При сброшенном в состояние 0 бите ICES1 содержимое т/с 1 пересылается в регистр захвата входа ICR1 по падающему фронту на входе.

ВЫХОДЫ СРАВНЕНИЯ. Т/с1 поддерживает два выхода сравнения, OCR1А и OCR1B в качестве источников данных, сравниваемых с содержимым таймера/счетчика 1.

Регистры выходов сравнения OCR1AH и OCR1AL , OCR1BH и OCR1BL образуют два 16-разрядных регистра OCR1A и OCR1B. OCR1A и OCR1B 16-битные то для обеспечения одновременного занесения старшего и младшего байтов данных в регистры OCR1A/B используется регистр временного хранения TEMP.

Регистр управления TCCR1A: Биты 7,6 - СОМ1А1, СОМ1А0 биты задания режима выхода А Биты 5,4 - СОМ1В1, СОМ1В0 биты задания режима выхода В. При изм битов СОМ1Х1/СОМ1Х0 прерывания должны быть запрешены.

Регистр TCCR1B: Бит 3 - СТС1 очистка таймера/счетчика 1 no совпадению. ШИМ.Т/с 1 может быть использован в качестве 8, 9 или 10-разрядного ШИМ. Работой PWM управляют отдельные биты регистра управления TCCR1A:

Биты 1,0 - PWM11, PWM 10 биты выбора режима широтно-импульсной модуляции. Данные биты определяют установку режима ШИМ.

Таймер/счетчик1 в этом случае работает как реверсивный счетчик, считающий от $0000 до значения ТОР, при котором направление счета меняется и отсчет ведется до нуля, после чего цикл повторяется.

ТОР значения таймера и частота ШИМ

Разрешение ШИМ	ТОР значения таймера	Частота ШИМ
8-разрядное	$OOFF (255)	f/510
9-разрядное	$01FF(511)	f/1022
10-разрядное	$03FF(1023)	f /2046

В ШИМ режиме флаг переполнения таймера 1 (TOV1) устанавливается при смене направления счета по достижении значения $0. Прерывание по переполнению таймера/счетчика 1 работает так же как и в обычном режиме таймера/счетчика, т.е. оно выполняется когда флаг TOV1 в регистре T1FR установлен, установлен бит I в регистре SREG и разрешены прерывания по переполнению таймера 1.

27.Шина современного персонального компьютера.

Шина – общий канал связи, используемый в компьютере. Применяется она для организации взаимодействия между двумя или более компонентами системы.

Шина процессора.

Это высокоскоростная шина является ядром набора микросхем системной платы. Используется в основном процессором для передачи данных между кэш-памятью или основной памятью и компонентом North Bridge набора микросхем. В системах на базе процессора Pentium 2 эта шина работает на частоте 66 или 100МГц и имеет ширину 64 разряда. В системах на базе процессора Pentium 4 – 800МГц.

Шина AGP.

Эта 32 разрядная шина работает на частоте 66МГц и предназначена для подключения видеоадаптера. Она подключается к компоненту North Bridge набора микросхем системной логики.

Шина PCI.

Эта 32 разрядная шина работает на частоте 33,3; 66,6; 133,3 МГц. Используется, начиная с систем на базе процессора 486. Находится под управлением контроллера PCI – части компонента North Bridge набора микросхем. На системной плате устанавливаются разъёмы, 4 и более, в которые можно подключать SCSI, сетевые и видеоадаптеры, а также другое оборудование. К шине PCI подключается компонент South Bridge набора микросхем, который содержит реализацию интерфейса IDE и USB.

Шина ISA.

Эта 16 разрядная шина работает на частоте 8МГц; впервые стала использоваться в 1984г. Реализуется с помощью компонента South Bridge.

Шина памяти.

Предназначена для обмена информацией между процессором и основной памятью. Эта шина связана с помощью основного компонента North Bridge набора микросхем системной логики. Заметим, что разрядность шины памяти равна разрядности шины процессора. Разрядность шины определяет размер банка памяти.

Тип шины	Разрядность, бит	Частота, МГц	Скорость передачи данных, Мбайт/с
8 разрядная ISA	8	4,77	2,39
16 разрядная ISA	16	8,33	8,33
EISA*	32	8,33	33,3
VLB*	32	33,3	133,3
PCI	32	33,3	133,3
PCI-2x	32	66,6	266,6
64 разрядная PCI	64	33,3	266,6
64 разрядная PCI-2x	64	66,6	533,3
64 разрядная PCI-X	64	133,3	1066,6
AGP	32	66,6	266,6
AGP-2x	32	66,6	533,3
AGP-4x	32	66,6	1066,6
AGP-8x	32	66,6	2133,3

* - В настоящее время эти шины не используются.

Сегодняшние многогигагерцевые микросхемы нуждаются в постоянном потоке данных, а устаревающие шины стандартов PCI и AGP могут оказаться недостаточно быстрыми для перемещения данных между компонентами. Именно поэтому компания Intel разработала спецификацию на шину ввода-вывода третьего поколения под кодовым названием Arapahoe, скорость передачи данных по которой может в десять раз превосходить соответствующий показатель нынешнего «короля скорости» — шины PCI-X. Последняя выполняет параллельную передачу данных по 64 линиям, достигая максимальной скорости 1 Гбайт/с. Шина Arapahoe использует от 1 до 32 каналов, причем каждый из них состоит из пары проводников и достигает производительности более 200 Мбайт/с, перенося данные между ЦП и платами расширения или интегрированными компонентами. Arapahoe также может устанавливать приоритеты при обработке данных таким образом, что потоки информации в реальном времени будут обрабатываться быстрее. (Основное назначение этой шины все-таки обеспечение связи между южным и северным мостами набора микросхем.) Появление- начало 2004 г.