Реферат: Процессор. Блок целочисленной арифметики.

                           1                                                                             0    4

                   y16, y14, y9                       y15, y14, y9                                 3      

                                                                                                              1

                                                                                               3               1    1          2 

                     0                                                                                                         

                           P4                                                                                 7     0

                                  1                                                                                               8

                     0                                                                                                              1

                           P15                                                                                  2              1               3

                               1                                                                              

                           y2                                                                                        13

                                                                                                                       11

                                                                                                                8    1          13

                          y13                                                                                                     1             

                                                                                                           0   1                                                                                                                      

                                                                                                                       12

                           y11

                                                                                                          0     8

                                                                                                                      

                                                                                                          0 

                                                                                                          0    3     

                                                                                                                  1 

                                                                                                                       10

                          у13

                                                                    конец

                                                               Рис. 2.

             4. Функциональная схема операционной части               

                                      устройства

   На Рис. 3. представлена функциональная схема операционной части (ОЧ) на регистрах и мультиплексорах. В схему из УЧ подаются 15 импульсных управляющих сигналов с длительностью, равной 50 нс, причем часть управляющих сигналов ( у2 , у3 , у12 ) подаются на входы синхронизации регистров и одновременно участвуют в формировании сигналов на информационных входах триггеров с помощью различных комбинационных схем. Следовательно, во-первых, если время задержки упомянутых комбинационных схем превышает значение 50 нс, то схемой пользоваться нельзя, так как к моменту переключения триггеров сигналы на их информационных входах не успеют сформироваться. Например, сигнал у3 должен иметь длительность, достаточную для того, чтобы успели сработать элементы 2,3 и4 ступеней схемы, иначе в момент окончания у4 в RG2 зафиксируется неправильный результат. Таким образом, в данной схеме длительность сигналов МО должна определяться по времени выполнения самой длительной МО, которое при заданной элементной базе превышает заданное значение.

   Во-вторых, так как сигналы на входах “С” и “D” триггеров RG2 при выполнении у2 , у3 и у12 оканчиваются одновременно (без учета задержек сигналов в комбинационных схемах), то триггеры могут не переключиться требуемым образом из-за возможной “игры фронтов” на входах “С” и “D”.

   Для решения указанных проблем с целью повышения быстродействия и надежности схемы разобьем все МО на 2 группы.

   В первую группу выделим МО у2 , у3 и у12 , связанные не только с переключением триггеров по входам синхронизации, но и с формированием сигналов на информационных входах этих триггеров.

   Во вторую все остальные МО, для выполнения которых достаточны импульсные управляющие сигналы с длительностью равной 50 нс. Как правило, в эту группу входят действия, связанные с переключением триггеров по асинхронным входам, либо по входам синхронизации, если сигналы на информационных входах триггеров при этом не меняются.

Страницы: 1, 2, 3, 4, 5, 6, 7, 8, 9, 10